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韩国内存芯片制造商三星和 SK 海力士预计将在其即将推出的 3D DRAM 中采用混合键合技术。
SK海力士在上周于首尔举行的国际内存研讨会2024会议上表示，将在其3D DRAM生产中应用晶圆键合技术。
晶圆键合也称为混合键合，其中芯片垂直堆叠并通过硅通孔 或微铜线连接，并且 I/O 直接连接而无需凸块。
根据芯片的堆叠方式，它们被称为晶圆到晶圆、晶圆到芯片和芯片到芯片。
3D DRAM 是 DRAM 的未来概念，其中 DRAM 单元垂直堆叠，就像今天的 NAND 单元垂直堆叠一样。
三星和 SK 海力士计划在不同的晶圆上制造单元和外围设备，并通过混合键合将它们连接起来。
必须这样做，因为像现有的 DRAM 那样将外围设备附加在同一晶圆上的单元层侧面会过度扩大表面积。
将外围设备分离在不同的晶圆上，可以方便地增加单元密度。
三星也正在研究 4F Square DRAM，并且有望在其生产中应用混合键合。
外围晶圆将贴附在底部，并在其上方堆叠两个存储单元晶圆。最上面的存储单元晶圆还将具有 I/O 焊盘和多层金属布线。
4F Square 是一种单元阵列结构，与目前商业化的 6F Square DRAM 相比，其芯片表面积减少了 30%。
三星维持 HBM 16H 所需的混合键合
三星在最近的一篇论文中表示，它认为制造 16 堆栈高带宽存储器 需要混合键合。
该公司在上个月于科罗拉多州举行的 2024 年 IEEE 第 74 届电子元件和技术会议上发表的论文铜键合技术研究》)中表示，16 个堆栈及以上的 HBM 混合键合是必须的。
混合键合是下一代封装技术，当芯片通过硅通孔 或微观铜线垂直堆叠时，堆叠之间没有凸块。它们是直接堆叠的。因此，混合键合也称为直接键合。
与目前使用的热压键合相比，可以在更低的高度键合更多芯片堆叠，同时散热效率也得到提高。
三星在论文中表示，较低的高度是采用混合键合的主要原因。为了将 17 个芯片封装在 775 微米的尺寸中，必须缩小芯片之间的间隙。
三星已使用 TC 非导电薄膜来堆叠芯片，直至其 12 堆栈 HBM。
除了应用混合键合之外，解决该问题的其他方法是使核心芯片尽可能薄或减小凸块间距。
然而，除了混合键合之外的两种方法被认为已经达到了极限。一位知情人士表示，将核心芯片的厚度控制在 30 微米以下非常困难。三星在其论文中还指出，由于凸块的体积，使用凸块连接芯片存在局限性。这家科技巨头还指出，凸块短路问题使得缩小间距变得困难。
三星还分享了如何使用混合键合制造 HBM 的计划。逻辑晶圆经过化学机械抛光 和等离子工艺。然后晶圆经过去离子水冲洗。然后堆叠芯片。核心芯片在 CMP 之后经过芯片分离工艺。此后的工艺步骤与逻辑晶圆相同。等离子工艺和冲洗是为了激活表面。这会在表面形成氢氧化物，将颗粒粘合在一起。经过退火工艺后，铜也会被粘合。
今年 4 月，三星使用子公司 Semes 的混合键合设备制造了 HBM 16H 样品。这家科技巨头表示，该芯片运行正常。除了 Semes，BESI 和韩华精密机械也在开发混合键合设备。
三星表示，计划在 2025 年制造 HBM4 样品，并于 2026 年进行量产。
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